Міністерство освіти і науки України Національний університет „Львівська політехніка” Кафедра ЕОМ
Звіт з лабораторних робіт №4-7 з дисципліни: «Проектування комп'ютерних систем та мереж, частина 1» Лабораторна робота №4 Мета: опанування технікою створення та використання софтконтролерів з архітектурою MIPS. Хід роботи: Вікно програми XILINX WebPack після завантаження , перевірки та імплементації проекту має наступний вигляд (рис. 1):
Рис. 1 Вікно XILINX із завантаженим проектом. Імплементована схема проекту має вигляд (рис 2):
Рис. 2 RTL-схема проекту. Для перевірки правильності функціонування моделі потрібно створити тестовий файл: … clock <= not clock after 50ns; reset <= '0' after 180ns; … Результат роботи цього файлу наведено на рисунку 3.
Рис. 3 Результат симуляції проекту. Як видно з діаграми, значення програмного лічильника збільшується в кожному такті на 4, оскільки саме така ширина інструкції. Програмний лічильник – регістр що вказує на наступну команду у пам’яті. Отже, за результатами видно, що команди вибираються поступово, без переходів. Лабораторна робота №5 Імплементування та дослідження VHDL моделі софтконтролера XILINX PicoBlaze Мета роботи: опанування технікою створення і використання 8 бітових софтконтролерів з архітектурою Xilinx PicoBlaze. Хід роботи: Тестова програма для PicoBlaze: Load s7, 01 ; init shifter reg Output s7, 04 SL0 s7 ; rotate left Jump NZ, 01 Jump 00 VHDL модель програмної  пам’яті з тестовою програмою: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity demo_test is port( address : in std_logic_vector(7 downto 0);  clk : in std_logic;  dout : out std_logic_vector(15 downto 0)); end; architecture v1 of demo_test is constant ROM_WIDTH: INTEGER:= 16; constant ROM_LENGTH: INTEGER:= 256; subtype rom_word is std_logic_vector(ROM_WIDTH-1 downto 0); type rom_table is array (0 to ROM_LENGTH-1) of rom_word; constant rom: rom_table := rom_table'( "0000011100000001", "1000111100000100", "1010011100000110", "1101010100000001", "1101000000000000", "0000000000000000", "0000000000000000", "0000000000000000", ………………………………… "0000000000000000"); begin process (clk) begin if clk'event and clk = '1' then  dout <= rom(conv_integer(address)); end if; end process; end v1; Завантаження VHDL проекту до САПР
Рис. 1. Завантажений до WebPack VHDL проект софтконтролера Xilinx PicoBlaze На рис. 1. Показано проектні джерельні файли, що утворюють ієрархію проекту. Тестбенч файлу містить автоматично задані нульові початкові значення вхідних сигналів. Зміни вхідних сигналів змінюються, а саме: на 10 нс сигнал скиду приймає значення 0 і припиняє свою дію; через кожні 15 нс рівень такту інвертується; отже такт має період 30 нс, відповідно частоту зміни 1/30нс =33 МГц. Інтерфейс софтконтролера
Рис. 2. Інтерфейсні сигнали софтконтролера з архітектурою Xilinx PicoBlaze На даному рисунку показано два вхідні сигнали: clk і reset, та чотири вихідні сигнали(output + три сигнали для контрольного спостереження на симуляційній часовій діаграмі: out_port_view – інформація, що виводиться на порт, port_id_view – номер порту, write_strobe_view – звернення до порту запису).
Рис. 3. Автоматично створена функційна (RTL) схема софтконтролера з архітектурою PicoBlaze Симуляційна часова діаграма:
Рис. 4. Часова діаграма симуляційного виконання програмного коду  Лабораторна робота № 6 Імплементування та дослідження VHDL моделі софтконтролера XESS Gnome Мета: опанування технікою створення і використання 4 бітового софтконтролера з архітектурою XESS Gnome. Теоретичні відомості:
Рис. 1. Інтерфейсні сигнали софтконтролера з архітектурою Xilinx XESS Gnome Праворуч розташовані два вхідні сигнали (clk, reset). Реалізовано не весь софтконтролер, а лише його ядро. Підсистеми введення/виведення немає. Її має додати студент. Всі вихідні сигнали розташовано праворуч. Присутність в назві сигналу слова view свідчить про те, що це є синал, трасу якого тз метою налаштування можна побачити на ...